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[求助] 该学哪门语言?SystemVerilog VS SystemC

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1#
发表于 2011-11-22 18:35:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
问下各位大神,想拓展下的话,该学那门语言,哪个更有前途?谢谢!
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2#
发表于 2011-11-23 09:47:57 | 只看该作者
听说SC已死。几大验证方法学用的都是SV。
3#
发表于 2011-11-23 10:20:13 | 只看该作者
这两种语言是做什么的 与verilog有什么区别没
4#
发表于 2011-11-23 12:21:46 | 只看该作者
回楼上的,主要用来做系统验证,verilog主要用来RTL设计的
5#
发表于 2011-11-23 13:04:32 | 只看该作者
那么建议你学systemC的,这个可以做系统验证的,据说华为有一套完整的验证程序就是用SC写的,
如果你想以后做芯片级验证,那么可以学sv的,
6#
发表于 2011-11-24 09:55:54 | 只看该作者
算法工程师可以学sc,不过其系统建模功能比matlab差远了。C和matlab才是王道。
7#
发表于 2011-11-24 17:05:58 | 只看该作者
验证主流SV是目前业界用的最广的
8#
发表于 2011-11-24 18:41:31 | 只看该作者
SV + UVM 是logic design & verification的未来
9#
 楼主| 发表于 2011-11-25 10:08:44 | 只看该作者
sv以绝对优势领先,要是做系统级验证呢,SC好还是SV好?
10#
发表于 2011-11-26 12:29:40 | 只看该作者



系统级验证仍然是SystemC,这可能是SystemC长期一直存在的唯一原因。
除了系统级验证,别的应该都被SystemVerilog占领了。
SV已经成为标准了。
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